Due pannelli virtuali
I TFT sono modellati come matrici bidimensionali A[x,y] e B[x,y] residenti nella memoria on-chip dell’FPGA.
Validare l’architettura prima della fisica completa
POC.LL non è una semplice emulazione astratta e non pretende di replicare già tutti gli effetti di propagazione ottica. È una proof-of-architecture: rende eseguibili su FPGA le componenti che una futura macchina fisica dovrà comunque possedere — rappresentazione spaziale, scheduling multi-frame, interazione locale, misura distribuita, classificazione ternaria e decoding digitale.
Interaction core
Un core configurabile calcola un’uscita locale virtuale Iout(x,y) = f(A(x,y), B(x,y)), sostituendo temporaneamente il motore ottico fisico.
Sensor plane
Il sensore è un piano distribuito con guadagno, offset, rumore opzionale, normalizzazione, soglie e classificazione locale.
Architettura POC.LL
La pipeline FPGA mantiene una corrispondenza diretta con il futuro dual-panel fisico: frame buffer, LUT, scheduler, modello di interazione, modello sensore, quantizzazione e backend algoritmico sono moduli separati e riutilizzabili.
1. Framebuffer A
Primo TFT virtuale con dati, simboli, coefficienti o maschere.
2. Framebuffer B
Secondo TFT virtuale con operando, vettore, pattern o stato di controllo.
3. Interaction core
Funzione locale configurabile tra le celle dei due pannelli.
4. Sensor model
Gain, offset, rumore, soglie e classificazione del piano di misura.
5. Decoding
MSD, accumulo, similarity HDC, output e controllo del ciclo successivo.
Il sensore come fabric computazionale
Misura, normalizzazione e simboli
Il piano sensore non è trattato come una semplice camera finale. Corregge la misura locale e la trasforma in un simbolo stabile per il backend digitale.
Dark
−1
−1
Gray
0
0
Bright
+1
+1
Modalità computazionali sullo stesso substrato
Aritmetica MSD
Interazioni locali e sequenze multi-frame implementano pre-somme, ricodifica, normalizzazione e riduzione della dipendenza da catene di riporto.
Matrice-vettore
Coefficienti e componenti del vettore sono distribuiti sui due pannelli; i prodotti locali vengono accumulati per riga o regione.
Hyperdimensional Computing
Binding elemento per elemento, bundling, quantizzazione e similarity possono essere distribuiti sul piano dual-panel + sensore.
Workflow quantum-inspired
Duplicazione spaziale, branching, trasformazioni condizionate e selezione associativa diventano operazioni di scheduling e codifica multilivello.
Roadmap
1
Validazione architetturale su FPGA
Verifica di scheduler, interaction core, sensor plane virtuale, thresholding ternario e backend HDC/MSD su Cyclone V.
2
Banco ibrido con componenti reali
Introduzione graduale di almeno un pannello e un sensore fisico, mantenendo il backend FPGA come controllo nativo.
3
Dual panel fisico co-registrato
Prototipo ottico con sorgente, collimazione, micro-ottica, pannelli, sensor array e calibrazione locale progettati insieme.
Documentazione POC.LL
I due documenti descrivono rispettivamente la formulazione completa della proof-of-concept e la versione sintetica incentrata sull’implementazione Cyclone V / Terasic DE10-Standard.